Panduan Reka Bentuk dan Laluan PCB 40G

1. Impedans Ciri

Garis jalur mikro bercetak (lapisan permukaan): Z=65Ω ± 10%;

Garis jalur bercetak (lapisan dalam): Z=50Ω ± 10%; jam pembezaan tunggal-berakhir galangan ke tanah: 50Ω, galangan pembezaan: 100Ω.

2. Pengesyoran Lebar Surih: Lebar surih isyarat=6 mil, lebar surih=4.5 mil untuk surih-}untuk-yang sukar, lebar surih kuasa/tanah=15 mil atau 30 mil bergantung pada keadaan.

3. Syor Timbunan: Rujuk kepada timbunan reka bentuk rujukan CS1999. Ketebalan papan: 2.4 ± 0.2mm. Bilangan lapisan yang disyorkan tidak boleh melebihi 16-18.

4. Vias pin cip BGA: Untuk pin yang tidak digunakan, kekalkan pendahuluan-keluar melalui sebanyak mungkin, kecuali pin yang menjejaskan penghalaan.

1. Jenis bekalan kuasa terutamanya termasuk yang berikut:

• P48V/N48V, 5V (40A), 2V5 (22A), 1V2 (60A), 1V8 (10A), 3V3

(10A), dan 5V2N (3A), VDDQ, VTT dan VREF; ini adalah bekalan kuasa digital.

• 3V3A, VCCTX_1/2, 1V2A_1/2: Ini adalah output bekalan kuasa analog oleh modul kuasa linear.

2. Untuk 5V (40A), 2V5 (22A), 1V2 (60A), 1V8 (10A) dan 3V3 (10A), pertimbangkan keupayaan semasa vias apabila menyambungkan pin output modul kuasa ke lapisan pembahagi kuasa berdasarkan tahap semasa.

Adalah disyorkan untuk menambah satah isian yang sepadan pada berbilang lapisan isyarat di sekeliling pin yang sepadan, dan kemudian menggunakan berbilang vias untuk menyambungkan lapisan untuk mengarahkan arus ke lapisan kuasa yang sepadan.

3. Modul CS1999, FPGA dan optik mempunyai berbilang bekalan kuasa analog. Ini biasanya disediakan menggunakan bekalan kuasa linear atau melalui penapisan LC. Semua bekalan kuasa analog memerlukan pemisahan kuasa. Pemisahan kuasa analog disyorkan: belah pada lapisan isyarat, dengan lapisan atas dan bawah bersebelahan diperlukan untuk menjadi tanah isyarat.

Bekalan kuasa berikut memerlukan pemisahan:

1) Bekalan kuasa analog CS1999:

STX0_VDD, STX1_VDD, SRX0_VDD, SRX1_VDD, HTX0_VDD, HTX1_VDD, HRX0_VDD,

HRX1_VDD, SFI5_VDD_DVR, HTX_VDD_DVR.

2) FPGA:

VCC_PLL_OUT1/2/3, VCCA_3V3_1, 2, VCCTX_1/2, 1V2A_1/2, VCCP_1/2.

3) Modul optik: 5V, 3V3, 1V8, 5V2N dan bekalan kuasa analog lain disediakan melalui penapisan LC. 4) ​​Lain-lain: Semua bekalan kuasa selepas induktor L.

4. Semua vias semasa untuk induktor 1008PS hendaklah mematuhi keperluan 3A, dan semua yang lain dengan 1A.

5. Satah Darat

Ini termasuk tanah isyarat dan tanah casis.

Satah tanah casis hendaklah diletakkan di sekeliling setiap lapisan isyarat dan disambungkan ke soket yang sepadan.

6. Semasa penghalaan, satah TAB untuk semua cip penukaran kuasa LDO (LT1963AEQ, LT1764EQ, LP3883ES) mesti ditakrifkan dan disambungkan kepada satah yang sepadan. Kawasan kuprum pelesapan haba perlu ditingkatkan dengan sewajarnya, dan satah tembaga simetri juga perlu ditambah di bahagian belakang (kawasan itu boleh menjadi sebesar mungkin jika susun atur membenarkan). Sambungkan satah ini kepada satah kuasa atau tanah yang sepadan melalui pelbagai vias untuk memudahkan pelesapan haba. Takrif satah TAB untuk setiap cip adalah seperti berikut:

LT1963A/LT1764/LP3883: TAB=GND (tanah).

7. Untuk pemisahan kuasa dan tanah CS1999, sila rujuk fail susun atur sebenar untuk papan penilaian.

1. Mereka bentuk dan melaksanakan mengikut rajah logik. Kapasitor penyahgandingan hendaklah sama rata untuk setiap peranti. Pemuat nilai-kecil hendaklah diletakkan sedekat mungkin dengan pin kuasa dan pemuat-kutub besar hendaklah diletakkan di sekeliling cip.

2. Setiap satu daripada dua FPGA mempunyai lima pin, K7/T7/Y4/AD7/AK7. Sambungkan perintang 2.00kΩ luaran ke tanah. Jauhkan jejak ini daripada sumber gangguan lain. Gunakan gelang tanah untuk mengasingkan jejak ini daripada garisan lain.

3. Keperluan sambungan kapasitor penyahgandingan am: Penghalaan pad kapasitor adalah seperti yang ditunjukkan di bawah:

1. Keperluan Am untuk Isyarat Berbeza:

• Panjang pasangan pembezaan mesti dipadankan dengan ketat, dengan ralat maksimum sebanyak<10 mil. All signal lines, except those with length requirements, should be as short as possible.
• Differential pairs should be kept as close together as possible (but to ensure impedance, a 6 mil line width and 6/9 mil spacing is recommended). Spacing between them should be >15 mil, and spacing between them should be >30 juta.
• Pasangan pembezaan harus dialihkan pada lapisan yang sama untuk meminimumkan perubahan vias dan lapisan (kecuali perintang yang sepadan disambungkan, hanya terminal sumber dan destinasi boleh menukar lapisan melalui vias).
• Apabila satah kuasa berpecah, isyarat pembezaan bersebelahan pada satah kuasa yang sama tidak boleh menyeberangi sekatan.
• Untuk penamatan dengan perintang yang sepadan, kaedah sambungan perintang yang sepadan ditunjukkan dalam rajah di bawah. Pilih salah satu daripada kaedah berikut untuk sambungan.

Panjang surih juga hendaklah mengikut rajah.

Untuk garis pembezaan dengan kapasitor siri, kapasitor pasangan pembezaan mesti diletakkan pada sisi yang sama (biasanya berdekatan dengan terminal) dan mempunyai panjang surih yang sepadan. Apabila menggunakan gandingan AC untuk jam PECL, perintang luaran pada punca disambungkan seperti yang ditunjukkan dalam rajah di bawah.

2. Isyarat Jam

• Jam Berbeza

Termasuk isyarat berikut:

Jam 622M mempunyai tiga pasangan: MSA_RXREFCLK_P/N, MSA_TXREFCLK_P/N dan CS1999_REFCLK_P/N.

Jam 156M mempunyai lapan pasangan: IF_REFCLK1/2_P/N, XAUI_REFCLK1/2_P/N,

FPGA1/2_CORECLK_P/N dan CS1999_IL_REFCLK1/2_P/N.

Untuk keperluan penghalaan dan pemadanan bagi isyarat ini, lihat di atas. Jauhkan jejak jam pembezaan dari garis isyarat lain yang mungkin, terutamanya jejak selari. Setiap pasangan pembezaan tidak perlu sama panjang dengan pasangan pembezaan yang lain, tetapi panjang maksimum tidak boleh melebihi 15cm. Isyarat jam LVTTL tunggal-berakhir

Termasuk isyarat berikut: SRAM_CLK, TCAM_CLK

Isyarat ini harus dihalakan sesingkat mungkin, biasanya kurang daripada 3cm dan tidak lebih daripada 5cm. Perintang siri 25 ohm hendaklah sedekat mungkin dengan pin cip sumber (FPGA).

3. Isyarat Antara Muka SFI5

Isyarat ini digunakan untuk penghantaran-data berkelajuan tinggi (3.125G) antara modul optik dan CS1999, termasuk kedua-duanya menerima dan menghantar isyarat.

Isyarat ditunjukkan dalam jadual di bawah.

1) Gunakan lapisan isyarat bawah yang sesuai untuk meminimumkan panjang jejak rintisan; gunakan lengkok atau selekoh 45 darjah semasa penghalaan.

2) Melalui Peraturan: Keluarkan semua pad pada lapisan dalaman daripada semua vias (kekalkan hanya pad pada lapisan sambungan).

3) Rujuk fail susun atur reka bentuk rujukan CS1999 untuk penghalaan terperinci dan melalui cadangan parameter.

4) Elakkan penghalaan menerima dan menghantar pasangan pembezaan pada lapisan yang sama.

4. Isyarat Antara Muka Interlaken: Isyarat ini digunakan untuk penghantaran-data berkelajuan tinggi (3.125G) antara CS1999 dan FPGA. Seperti SFI5, mereka termasuk dua kumpulan: menerima dan menghantar. Isyarat ditunjukkan dalam jadual di bawah.

Untuk maklumat penghalaan, rujuk kepada keperluan penghalaan isyarat SFI5.

5. Isyarat XAUI

Digunakan untuk penghantaran isyarat-tinggi antara FPGA dan soket ZD satah belakang.

1) Panjang surih yang disambungkan ke soket ZD hendaklah<5" (including the total length of the traces at both ends of the series capacitor). The actual trace length should be as short as possible to minimize backplane trace length control. There are eight groups of signals:

LINE0_XAUI_RXDAT_P/N_<3.0>ialah isyarat pembezaan 3.125G 4 pasang;

LINE1_XAUI_RXDAT_P/N_<3.0>ialah isyarat pembezaan 3.125G 4 pasang;

LINE0_XAUI_TXDAT_P/N_<3.0>ialah isyarat pembezaan 3.125G 4 pasang;

LINE1_XAUI_TXDAT_P/N_<3.0>ialah isyarat pembezaan 3.125G 4 pasang;

LI NE2_XAUI_RXDAT_P/N_<3..0>ialah isyarat pembezaan 3.125G 4 pasang.

LINE3_XAUI_RXDAT_P/N_<3..0>ialah isyarat pembezaan 3.125G 4 pasang.

LINE2_XAUI_TXDAT_P/N_<3..0>ialah isyarat pembezaan 3.125G 4 pasang.

LINE3_XAUI_TXDAT_P/N_<3..0>ialah isyarat pembezaan 3.125G 4 pasang.

2) Setiap pasangan garis pembezaan hendaklah mempunyai toleransi panjang kurang daripada 10 mil. Setiap pasangan empat tidak semestinya mempunyai panjang yang sama, tetapi toleransi harus diminimumkan dan panjang disimpan sesingkat mungkin.

3) Untuk penghalaan, rujuk kepada keperluan penghalaan isyarat SFI5.

6. 700Isyarat LVDS M

Digunakan untuk penghantaran isyarat-kelajuan tinggi antara dua FPGA. Termasuk empat kumpulan berikut:

Pasangan pembezaan terima dan hantar tidak boleh dialihkan pada lapisan yang sama. Garis pembezaan lain hendaklah mengikut keperluan am.

7. Isyarat HSTL

Isyarat yang menghubungkan U1 (NL3300) dan IC2 ialah isyarat HSTL-1 yang beroperasi pada kira-kira 200MHz. Sila halakan mereka mengikut keperluan penghalaan HSTL am.

1) Perintang penamatan 50 Ω untuk isyarat dwiarah TCAM_DBUS[0:71] dan isyarat satu arah CAM_CLK dan TCAM_IBUS hendaklah diletakkan sehampir mungkin dengan U1, dan garis rintisannya hendaklah sesingkat mungkin. Seperti yang ditunjukkan dalam rajah di bawah, adalah disyorkan untuk mengikuti penghalaan (a). Jika penghalaan sukar, ikuti penghalaan (b), pastikan panjang cawangan perintang penamatan dan jarak antara titik replikasi dan pin U1 sesingkat mungkin.

2) Kumpulan isyarat berikut mestilah sama panjang, dengan ralat sebanyak<100 mil:

TCAM_CLK, TCAM_CLKO, TCAM_IBUS[7:0], TCAM_DBUS[71:0], TCAM_HITACK,

TCAM_VALID, TCAM_RDACK

3) Kapasitor penapis VTT CP1 hingga CP10 hendaklah diagihkan sama rata di sekeliling perintang penamatan.

8. 100Isyarat M Ethernet

1) Berikut ialah pasangan isyarat pembezaan, dengan keperluan penghalaan yang sama seperti isyarat pembezaan umum.

100M_RD+/-, 100M_TD+/-, BACK_100M_TD+/-, BACK_100M_RD+/-, 100M_TX+/-,

100M_RX+/-, RJ_100M_TD+/-, RJ_100M_RD+/-.

2) Isyarat berikut bukan isyarat pembezaan, tetapi setiap kumpulan mestilah sama panjang:

MII_TX_CLK, MII_TXD<3.0>, dan MII_TXEN dikumpulkan bersama, dengan ralat sebanyak<1cm.

MII_RX_CLK, MII_RXD<3.0>, MII_RXEN, MII_RXER, MII_RX_CRS dan MII_RX_COL dikumpulkan bersama, dengan ralat sebanyak<1cm.

9. Penghalaan Isyarat Imbasan Sisi

a) TMS signal routing direction: Side Scan 2x5 socket -> FPGA1 (IC3) ->FPGA2 (IC4)

b) Arah penghalaan isyarat TCK adalah sama dengan TMS.

10. Kawal isyarat bas:

Termasuk LOCAL_AD[31:0], LOCAL_ACK, LOCAL_RW, LOCAL_RDY, LOCAL_STB dan LOCAL_ALE.

Sambungkan setiap kumpulan bas dalam fesyen rantai- daisy.

11. Isyarat Bas Data Lain:

Untuk semua isyarat bas berkumpulan lain yang tidak dinyatakan di atas, pastikan setiap kumpulan bas tidak berbeza dengan ketara (mengekalkan susunan magnitud yang sama) dan mempunyai panjang terpendek yang mungkin.

Penunjuk yang diperlukan untuk dipaparkan pada panel termasuk tiga penunjuk status kuasa dan sistem dan tiga penunjuk status antara muka 40G.

Kedudukan relatif penunjuk pada panel ditunjukkan dalam rajah di bawah.

Hubungan yang sepadan antara lampu penunjuk panel dan LED pada rajah logik adalah seperti berikut:

Sila letakkan lampu penunjuk mengikut kedudukan relatif di atas dan hubungan yang sepadan.